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由于传统总线性能增长赶不上处理器性能的增长，因总线技术导致的系统总体性能增长速度降低越来越突出。目前，新型总线均采用点到点传输方式来减少负载，提高传输频率，减少引脚数，进而降低成本。以面向串行背板和DSP(DigitalSignal Processing)为设计目的的串行RapidIO(Rapid Input Output Interface)接口因为接口引脚少、可靠性高、应用广泛、易于实现、可扩展性好和单位端口成本极低等特性成为新型总线中的代表，也因此而成为研究的热门课题。RapidIO规范1.3版本的传输速率最高可到3.125Gbps，相对于传统总线性能已经有了很大的提升。但是在很多情况下仍不能满足芯片对互连接口更高速率的要求。为了进一步提高传输速率，本文设计实现了一个基于PCIE物理层(PHY)IP核、满足2.1版本规范要求的RapidIO，最高传输速率可达5.0Gbps。主要研究工作如下：1.详细地研究了RapidIO的逻辑层和传输层、串行协议层、物理编码子层和物理介质附属层的构成与实现功能。分析了串行RapidIO中数据包的组成及其在链路上的传输与控制过程。2.研究了如何利用GRIO(Generic RapidIO)和物理层IP核构成一个完整的RapidIO。研究了GRIO的原理，分别对GRIO中的输入和输出模块进行了仔细分析。设计实现了物理层中的关键模块。3.研究了如何将具有更高速率的PCIE物理层IP核集成到GRIO芯片中的方法。仔细分析了物理层IP核的组成和原理，将物理层IP核分为发送模块、接收模块和时钟模块，分别对每个模块的构成和信号做了详细理解，并详细研究了SRIO和PCIE的物理层IP核的同异点。4.将PCIE(PCI Express)物理层IP核集成到了RapidIO中，对各个控制信号的配置做了仔细的分析和描述。对所设计的串行RapidIO分别进行了模块级验证和分析，验证和分析结果表明，该接口实现了规范定义的I/O逻辑操作，完成了串行物理层(单通道/四通道)的传输功能，满足了高速传输的功能和时序设计需求。