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为了满足用户对低成本、大容量、超宽带和高质量通信服务的需求，目前接入网正逐步从传统的数字用户线网络转向全新的光纤到户网络。在众多的光纤到户网络中，10G-EPON结合了万兆以太网和无源光网络的技术优势，并且能够向下兼容于现有的1G-EPON网络，因此成为其中较为理想的解决方案之一。而在10G-EPON的物理层中，CDR电路是最为关键的单元电路之一，也是高速接口速率提升的主要瓶颈。目前，主流的高速CDR电路大多应用于10Gbit/s（及以上）的光纤接口中，并且采用了成本较低的标准CMOS工艺。因此，本文主要的研究目标就是基于标准的SMIC0.13μm MS/RF1P8M CMOS工艺，设计出满足10G-EPON协议指标的高速CDR电路。针对这一研究目标，本文的主要贡献有：(1)在R. C. Walker模型的基础上，本文补充给出了抖动容限与随机性抖动RJ之间的数学表达式以及环路的稳定因子必须满足的下限值，也即给出了环路滤波电容的最小值，为CDR电路的单片集成化提供了理论指导。(2)结合上述的理论模型，本文提出了一种标准化的设计流程，并将10G-EPON物理层中的关键指标逐步映射到CDR环路的电路级参数上，为指导高速CDR电路的初步设计提供了很好的参考流程。(3)本文选择了基于半速率非线性PLL结构的CDR电路，主要包括：改进型半速率Alexander鉴相器、高速电荷泵、环路滤波器以及基于Cross-Coupled LC振荡器的QVCO等。其中，本文提出的改进型半速率Alexander鉴相器已经申请了发明专利（已受理）。最后经过仿真得到，本次设计的CDR电路在4MHz处的抖动容限0.28UI、自身抖动0.094UI、时钟偏移0.254UI，并且其抖动传输曲线始终位于10G-EPON协议所规定的抖动传输曲线之下。同时本文还对其中的关键单元电路QVCO进行了流片与测试，测得该QVCO的频率调节范围为4.71GHz~5.48GHz（约为15.1%），其增益约为1.1GHz/V，并且在1MHz频偏处的实测相噪约为-107.1dBc/Hz。总之，本次设计的高速CDR电路完全满足10G-EPON的协议指标。