【摘 要】
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随着半导体产业的发展,集成电路早已进入极大规模集成电路（GLSI）时代。目前,芯片关键技术节点已经发展到5 nm以下,传统制程工艺中用到的钽和氮化钽（Ta/Ta N）阻挡层材料已难以满足集成电路（IC）发展的需求。为实现特征尺寸在5 nm以下的芯片制程,金属钌（Ru）凭借其台阶覆盖率高、电阻率小、稳定性好等优点被选为未来最具潜力的阻挡层材料。目前国内外基于铜互连钌基阻挡层CMP的研究较少,且大多数
【基金项目】
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02国家重大科技专项（2016ZX02301003-004-007）； 国家自然科学基金委员会（62074049）； 河北省自然科学基金（E201920367）； 中国天津电子材料与器件重点实验室；
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随着半导体产业的发展,集成电路早已进入极大规模集成电路（GLSI）时代。目前,芯片关键技术节点已经发展到5 nm以下,传统制程工艺中用到的钽和氮化钽（Ta/Ta N）阻挡层材料已难以满足集成电路（IC）发展的需求。为实现特征尺寸在5 nm以下的芯片制程,金属钌（Ru）凭借其台阶覆盖率高、电阻率小、稳定性好等优点被选为未来最具潜力的阻挡层材料。目前国内外基于铜互连钌基阻挡层CMP的研究较少,且大多数集中在多种材料（Cu/Ru/TEOS）去除速率选择比。关于碟形坑、蚀坑与速率选择比之间的关系缺乏相应的探索。因此,本文针对铜互连钌基阻挡层的图形片展开研究,具体内容如下:1.Cu/Ru/TEOS去除速率选择比的研究首先,研究了络合剂DTPA-5K与抑制剂TTAK的协同作用对阻挡层CMP中Cu/Ru/TEOS三者去除速率的影响。研究发现,在CMP过程中随着DTPA-5K浓度的增加,Cu/Ru/TEOS去除速率均有提升。随着TTAK的引入,Cu的去除速率得到了抑制。因此我们通过调整DTPA-5K和TTAK的浓度从而实现Cu/Ru/TEOS三者去除速率选择比的可控。通过电化学实验揭示了DTPA-5K和TTAK对Cu和Ru的作用趋势。为了进一步解释DTPA-5K和TTAK的作用机理,通过X射线光电子能谱（XPS）和拉曼光谱对材料表面进行元素和分子键的分析并得到相应的结论。2.去除速率选择比与图形片碟形坑和蚀坑关系的研究研究了不同速率选择比对图形片中不同尺寸碟形坑和蚀坑的影响。研究发现,在阻挡层CMP过程中Ru/Cu和TEOS/Ru的速率选择比均大于1时,可有效降低碟形坑及蚀坑深度。随着选择比的增加修正能力增强。通过台阶仪对CMP后的碟形坑和蚀坑表面形貌扫描发现,当选择比过大时会导致铜布线凸起,进而影响wafer性能。通过实验发现,当Ru/Cu选择比在1.5～2.0之间、TEOS/Cu的选择比在3.0左右时修正效果最好。3.界面腐蚀“Fang”角的产生及影响因素研究了图形片在阻挡层CMP过程中,铜布线和阻挡层之间产生了凹陷的原因及影响因素。通过电化学实验得知Cu/Ru之间的腐蚀电位差是影响界面腐蚀“Fang”角的重要成因,通过添加抑制剂降低两者间的腐蚀电位差,从而有效减小“Fang”角的深度,同时“Fang”角的产生也受力的影响。
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