当今通信领域中的高端系统要求时钟信号具备极低的噪声和完整性。抖动是时钟信号的重要时域参数,相位噪声是它的频域等效,它的好坏会严重影响现代数字系统的性能。且现代仪器对于宽频时钟的需求也越来越高。因此对宽频带低抖动时钟发生器的研究具有重要的现实意义。本文围绕宽频带低抖动时钟合成模块展开研究,结合指标要求设计了时钟合成方案,在此基础上实现了硬件电路输出,经调试与测试,达到了50kHz-4GHz的宽频带、5digits的分辨率、低于1ps的时钟抖动指标,其中输出频点1600MHz时相位噪声为-98dBc/Hz@10kHz。主要内容如下:1、时钟抖动的理论研究:首先阐述了抖动的定义和常见的分类,然后推导了抖动与相位噪声的转换关系,为抖动的频域测试与分析提供了理论基础。2、低抖动宽频时钟的合成方案设计:根据课题指标要求,一方面结合课题指标比较了几种频率合成技术,设计了DDS激励PLL的宽频高分辨率时钟合成方案;另一方面结合锁相环的噪声模型和特性,着眼于环路带宽对锁相环输出噪声的影响,设计DDS激励双PLL的宽频带低抖动时钟合成电路设计方案。3、时钟合成模块设计与实现:分析了时钟指标并对其相噪指标进行分级分配,以此来指导芯片选型。采用了恒温晶振为时钟合成模块提供高稳定低底噪的参考时钟;选取了AD9954实现了系统所需的分辨率指标并对其带外滤波器进行了设计;测试了Si9392评估板的性能指标,并对其结构原理、去抖环节和输出配置进行了阐述;选取了ADF4356实现倍频环节并设计了环路滤波器,最后仿真了其相噪性能;选取了ARJ20A4H作为开关切换器件解决了高频带输出切换问题;设计了控制模块,采用MCU+FPGA的控制方式,对其逻辑与驱动程序进行了设计;统计了芯片所需电压与电流,采用DC/DC+LDO对芯片提供电流与电压;最后设计了PCB布局环节,并实现了硬件电路的输出。4、系统调试与测试:阐述了系统的各模块调试过程,在此基础上分析了抖动的时域和频域的测试方法,然后分别对时钟的随机抖动、分辨率与频率准确度指标进行了测试,并对测试结果进行了分析与总结。5、总结与展望:对全文的工作内容作出总结,并从项目研究过程的经验出发,针对存在的缺陷与问题,提出了可以改进的问题和方向。