随着宽带网络的普及和多媒体技术的不断发展，人们对数字视频业务产生了越来越浓厚的兴趣。视频会议系统、视频监视系统、远程教育、视频点播系统(VOD)、等多媒体实时业务逐渐得到广泛的应用。尽管现在的网络状况不断地改善，但相对于快速增长的视频业务而言，网络带宽资源仍然是远远不够的。2003年3月由两个专家组组成的联合视频专家组(JVT)公布了一个被称为ITU-T的H.264／AVC协议或ISO／IEC的MPEG-4的高级视频编码部分的最终草案，成为能够提供更高压缩率和友好网络接口的新一代压缩视频标准。该标准通过引入多参考帧预测、可变编码块模式、新型帧内预测、1／4像素精度运动矢量、整形变换量化等方法来提高精度，在相同图像质量下，比MPEG-2的编码性能至少提高一倍以上。也正由于这些新方法的引入，使得处理一帧视频图像时所需要的计算量大大的增加，成为编码器系统的瓶颈。基于上述原因，人们开始对本标准中这几个关键算法进行研究并试图设计合理的硬件结构来加速视频压缩处理速度以满足实时性要求。本文首先从H.264／AVC的整体架构上对将要实现的视频编码器进行分析，设计出了一种基于MB级别的管道流水线结构。主要对H.264／AVC标准中的帧内预测模块、运动搜索加速模块、整数DCT／整数IDCT／Hardamard复用模块的VLSI结构进行研究：针对帧内预测模块，根据其算法的特点设计出了能够适合于帧内所有预测模式的可配置结构；对于帧间模块，同样通过分析其算法特点，设计出了一种高效的2-D的搜索结构，相对于以前的1-D的结构在速度上有了很大的提高；对于H.264／AVC中的变换算法，采用了一种称为寄存器转换矩阵的中间存储结构使得处理能力得到了极大的提升。本文试图通过对这样几个影响编码器效能的关键部分合理设计来提高整个编码器的数据处理能力与效率，使得处理速率完全能够达到实时的要求。作者用VerilogHDL语言实现了上述模块，并采用Xilinx公司的VirtexⅡpro xc2vp30平台进行硬件调试。