低电压电路由于低功耗的优势受到了关注,广泛应用于物联网、智能设备等领域。而随着电压的降低,延时波动越来越大不再可以忽略,导致原有的时序分析方法不再适用,给时序分析带来了新的挑战。比如,由于延时与工艺参数的非线性导致延时分布不再服从高斯分布;由于单元种类多,导致路径中级与级之间的相关性变化很大且难以表征;由于延时与PVT的非线性关系导致需要在多个PVT下进行时序分析,同时耗费数月的时间来建立波动库。因此针对上述问题,本文提出了解耦的半解析统计延时模型。首先,提出了全解析法的反相器链统计延时模型。通过对输出波形和耦合电容的等效推导出了路径延时的方差,根据对数分布的性质得到了概率密度函数及量化点的数据。这样建立的反相器链统计延时模型,不仅是一个全解析模型可以快速计算出统计延时结果,而且每一级的延时方差是本级和上一级阈值电压方差的函数之和,使得级与级之间的相关性问题转化为独立晶体管阈值电压波动的独立性问题,为后续复杂路径中单元的相关性分析提供了一条新的思路。其次,提出了单PVT场景下解耦的半解析法的任意路径统计延时模型。在基于反相器链模型的基础上,将单元延时输入情况从快输入扩展为快慢输入两种情况,将单元的种类从仅限于反相器扩展到可以包含复杂组合单元。通过将单元延时波动分为由本级阈值电压波动导致的延时波动和输入传输时间波动导致的延时波动,最终推导出单元和路径的延时方差均可表示为阶跃延时方差和阈值电压方差之和。因此该模型既解耦了单元之间的相关性,又降低了在不同输入传输时间上的特征化时间开销。再次,提出了基于相对灵敏度分析的多PVT场景下路径统计延时模型。该模型是在单PVT统计延时模型的基础上将其扩展到多PVT场景。研究分析了低电压下阶跃延时波动的灵敏度,发现其与负载无关,既降低了不同负载的影响,又消除了路径中耦合电容等效的问题。使得特征化时间进一步减小,从阶跃输入、不同负载索引的查找表减小为阶跃输入、任一负载的查找表。研究了低电压下阶跃延时波动的相对灵敏度,又发现其与PVT无关,又进一步减小了在不同PVT下特征化时间开销。最终使得在特征化开销非常小的情况下,将模型从单PVT扩展至多PVT场景。最后,在TSMC28nm工艺、ISCAS99测试电路上,对本文提出的解耦的半解析统计延时模型进行验证,并给出了与两类解析法（固定系数法考虑相关性和不考虑相关性方法）和工业界最新时序分析方法（LVF）的对比结果。对于单PVT下的统计延时模型,三个表征量（方差、灵敏度、最大延时）的误差为4.56%,2.27%和3.74%,相对于采用固定系数法和不考虑相关性两类模型,分别提高了3.21和10.11倍、3.84和11.9倍、1.76和2.89倍。对于多PVT模型,根据半解析法在单PVT下的结果可知,关键在于方差的计算准确性,因此只给出了不同PVT下的路径方差的误差,本文误差分别在不同PVT下提高了2.52和8.38倍、2.89和9.07倍、2.92和7.66倍。相对于LVF,在精度上本文模型与其保持一致,分别为4.5%和4.0%;在特征化时间开销和波动库数据的存储容量上,本文模型降低了3个数量级。