【摘 要】
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近年来,由于超大规模集成电路（VLSI）制造技术的飞速进步,集成电路的规模与日俱增,使得集成芯片的性能大幅度提升。由于VLSI阵列具备规则的结构以及便捷的实现方式等优势,在微型计算机、雷达、控制等重要领域得到了广泛运用。然而,随着集成电路日趋于复杂,使得集成系统出现问题的可能性也随之增加,从而无法有效的保障集成系统的稳定性。因此,在确保VLSI满足高性能、高速度要求的前提下,为了提高多处理器阵列的
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近年来,由于超大规模集成电路（VLSI）制造技术的飞速进步,集成电路的规模与日俱增,使得集成芯片的性能大幅度提升。由于VLSI阵列具备规则的结构以及便捷的实现方式等优势,在微型计算机、雷达、控制等重要领域得到了广泛运用。然而,随着集成电路日趋于复杂,使得集成系统出现问题的可能性也随之增加,从而无法有效的保障集成系统的稳定性。因此,在确保VLSI满足高性能、高速度要求的前提下,为了提高多处理器阵列的计算能力和可靠性,必须采用容错技术对网格拓扑进行重构。目前,VLSI阵列采用的容错技术主要包括冗余法和降阶法两类。本文基于降阶法的容错技术,主要研究二维和三维VLSI阵列的重构问题。基于二维处理器阵列,研究重构目标阵列时的降低运行时间问题。根据现有的重构算法,提出改进策略,基于最短路径优先原则,有效减少访问结点的数量,提升了VLSI阵列的重构效率。通过与现有算法的时间复杂度比较分析,验证了所提出的算法的高效性。最终的实验结果表明,所提出的方案有效地减少了阵列的重构时间,提高了阵列的重构效率。基于三维处理器阵列,研究重构目标阵列的规模增加问题。在获取最大规模目标阵列的基础上,提出了去除瓶颈面的优化算法,该算法用含有故障处理单元最多的逻辑面对相邻逻辑面进行补偿,重构阵列后得到新的逻辑阵列。通过示例证明了该算法能够有效地提升处理单元的利用率,扩大逻辑阵列的规模。
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