随着智能可穿戴设备和植入式医疗的兴起,超低功耗电路的需求日益突出。而降低电路功耗的一种重要且有效的手段就是降低工作电压。但更低的工作电压带来了更低的噪声容限,电路将工作在更严峻的噪声环境中。因此基于超低电压的抗噪电路设计技术研究是一个十分有价值的研究方向。本文基于对当前超低电压下抗噪电路设计技术中的研究,提出两种改进的新型抗噪电路结构。第一种是基于时序逻辑反馈环路的反相器环电路(Inverter-Loop,INVL)结构,第二种是基于CMOS电路再生性的反相器链电路(Inverter-String,INS)结构。利用上述电路结构设计了以三种门电路为主的逻辑单元库,并仿真测试了各电路结构的工作频率、功耗、抗噪性能等指标。仿真结果表明,与SIM_MRF相比,INVL与INS结构抗噪性能相同的前提下,能耗分别减少22%与70%。本文提出一种基于MAS_MRF与INS的混合电路设计方法,将两种电路结构的基本逻辑单元运用于同一电路中的不同模块,以八位超前进位加法器为设计实例,共设计四种底层模块电路结构不同的加法器,完成从前端到后端设计并流片测试。芯片测试结果表明,相比SIM_CLA,本文提出的混合电路设计HYD_CLA提升14%的抗噪性能和节约11%的面积开销。相比MAS_CLA,HYD_CLA节约了53%能耗开销,验证了本文提出的混合电路设计方法的有效性。