【摘 要】
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本文主要介绍先进视频解码处理器芯片的物理实现和验证过程,该芯片共有113万数字电路和41颗IP,包括33双端口SRAM,4颗Mask ROM,3个PLL,和一颗8bit DAC,共有239IO,工作在180-20
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本文主要介绍先进视频解码处理器芯片的物理实现和验证过程,该芯片共有113万数字电路和41颗IP,包括33双端口SRAM,4颗Mask ROM,3个PLL,和一颗8bit DAC,共有239IO,工作在180-200MHz的频率下,采用UMC 0.162um的工艺,含有DDR,对芯片的布局有一些特殊要求,频率高,功耗大,面积小,供电不足,兼容三种封装,对电源布局的要求很高。在物理实现和验证的过程中,论述了基于cadence公司的encounter上建立满足0.18um,制程的后端流程；怎样在后端通过timing library和时钟树(CTS)来处理DDR,以减少前端到后端,后端到前段ECO反复的次数,缩短设计周期；解决实现工具encounter和验证工具primetime对时序分析不同的结果；对高频时钟怎样实现时钟树(CTS)；怎样在布局(floorplan)中减少静态和动态的电压降(IR-Drop)。
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