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单通道模数转换器(ADC,Analog-to-Digital Converter)中流水线(Pipeline)ADC具有高精度且从中速到高速采样的最佳折衷,但依然面临着速度和精度已经接近瓶颈,很难再次提高的困境。这种情况下,最好的办法是增加通道数目,利用时间交织技术来提高输入信号采样频率以满足性能要求。本论文采用SMIC 90nm CMOS工艺来设计了一款以流水线结构为基础的4通道时间交织ADC。设计中流水线ADC精度为12位,采样速度是50MHz,这样能够将整体采用速度提升到200MHz。本文通过对子级模块存在的非理性特性包括比较器的非线性、电荷注入、延迟等进行分析,确定了具体设计方案。子通道流水线ADC电路采用10级1.5位子流水级与1级2位全并行(Flash)ADC形成12位输出;4通道流水线ADC依次周期性采样,采样后的信号经多路选通电路得到最后的时间交织(TI,Time-Interleaved)ADC输出结果。经电路模拟验证,单通道流水线ADC输入信号频率为3.1372MHz时,有效位数达11.1位;4通道时间交织ADC输入信号频率为12.5488MHz时,有效位数10.0位,时间交织流水线ADC能稳定运行。然而时间交织ADC不同子通道之间存在通道间失配误差,尤其是采样时刻偏差对电路影响比较大,不仅会降低输出信号的精度,还会增加额外的时钟抖动。为降低通道间失配对总体ADC性能带来的损失,本课题采用了基于LMS-FIR及内插值滤波数字后台校正方案,利用内插值得到期望参考通道,通过自适应滤波不断迭代调整参考通道与待校正子通道间均方误差,得到正确校正结果。对于存在各种失调误差的4通道时间交织ADC,校正前电路失调失配达满摆幅0.5%,增益失配达30dB,采样时刻偏差最大值为260ps。校正后尖峰毛刺明显减小,整体噪底下降,信噪比为65.6d B,有效位数10.6 bit。位数提高了3.6 bit,杂散失真下降30.7 dBFS,校正效果明显。