自从集成电路加工工艺进入超深亚微米时代以后，芯片的信号完整性问题变得越来越严重，电源网格的设计质量是影响信号完整性的重要因素之一。随着芯片规模的增大，电源网格中格点的数目急剧增加，这对电源网格设计的仿真效率提出了更高的要求。本文从两个角度研究仿真效率问题，一是研究在传统EDA工具软件环境中的电源网格的快速仿真模型；二是将硬件加速技术引入EDA工具并研究这种新技术在电源网格仿真中的应用。 电源网格上存在着三种主要的物理效应，其中压降效应和地弹反射效应影响信号的完整性，电子迁移效应影响芯片设计的可靠性。本文讨论了压降效应和地弹反射效应的快速建模方法，提出了一种快速估计电源网格金属面积占整个芯片面积比例的方法，将压降效应引入MEMS传感器的互连线，修正了相应的数学模型，降低了传感器的误差。 仿真工作消耗了芯片设计周期70％的时间，仿真速度一直以来都是芯片设计流程中的瓶颈。迄今为止仿真系统一直沿用EDA软件加通用计算机这种早期的计算机系统模式，本文将软件的硬件加速技术引入仿真系统，并设计了晶体管级专用仿真电路用以执行相应EDA软件的任务，大大提高了仿真速度。 本文首先研究了各种基本矩阵运算的硬件实现，然后研究了一种复杂矩阵运算——块SOR(块逐次超松弛)迭代算法的硬件实现，最后针对电源网格的仿真设计了一种多重网格算法的硬件电路。电源网格的数学模型是超巨大型矩阵，本文采用了矩阵分块技术处理电源网格的仿真，该技术对其他类型的基于矩阵运算的仿真也具有一定的参考价值。实验表明，EDA软件的硬件加速技术可以将仿真速度提高数个量级，如本文设计的硬件加速电路就比相应EDA软件的仿真速度提高了三个数量级。硬件加速是个庞大的技术领域，本文将这种技术引入EDA仿真领域，并尝试了硬件加速技术中的一种类型，全面引入硬件加速技术应该是EDA的发展方向。