论文部分内容阅读
CMOS工艺特征尺寸的等比例减小使得器件尺寸、接触孔边长与间距、互连线线宽与间距缩小至深纳米数量级,进而导致MOS器件栅结构周围、多层互连线的寄生电容与电阻等寄生效应日趋严重,器件栅围和互连线的寄生效应所产生的延时远远超过了器件的本征延时,对高速电路设计中时序分析、功耗分析、信号完整性设计等带来了巨大挑战。因此,准确描述CMOS工艺的各种寄生效应及其波动性、并实现深纳米电路仿真的精准模型至关重要。本论文以深纳米工艺代CMOS技术所产生的寄生效应及其波动性为研究对象,意图深入分析并建立前端MOSFET非本征栅围寄生电容模型、栅电阻模型及与工艺波动相关的后端多层互连线寄生电容和电阻模型。论文工作中自主设计并制造了深纳米工艺代的寄生电容与电阻测试结构,建立了基于电学数据(Silicon Data)的模型建立和参数提取流程,自主实现了SPICE模型和互连线工艺格式(Interconnect Technology Format, ITF)文件的扩充和优化。基于上述目标,本论文的工作可以概括为以下四项：一、针对MOSFET非本征部分的栅围寄生电容,本论文基于40nm CMOS工艺,重点研究了多晶硅栅至接触孔距离(Contact to Poly Space,缩写CPS)、接触孔至接触孔距离(Contact to Contact Space,缩写CCS)变化对栅至源/漏边缘电容Cf及其波动性的影响。工作中,自主设计并流片制备了25个CCS和CPS尺寸的Gate-Poly测试结构及Field-Poly去嵌结构。分析测试所得电学数据表明,Cf的波动具有较明显的版图布局相关性,在CPS和CCS接近设计规则允许的最小尺寸下有将近200%的波动。通过对电学数据的分析,本论文建立了Cf版图布局效应的SPICE模型与参数提取流程,对电学数据达到了5%的拟合,并且对模型进行了准确的验证。二、针对MOSFET栅围寄生电阻,本论文基于40nm CMOS工艺,提出了多晶硅栅电阻的模型拓扑结构,重点研究了多晶硅栅电阻的非线性效应的模型,包括温度与偏压特性、寄生电容特性。工作中,通过42个不同尺寸的N+、P+开尔文(Kelvin)栅电阻测试结构的电学数据,对温度相关特性(Temperature-Dependent Characteristics, TDC)、温度相关的偏压次级效应TDVC (Temperature-Dependent Voltage Characteristics)、以及栅与衬底耦合寄生电容进行了准确建模和参数提取。三、针对多层互连工艺,本论文重点研究了化学机械抛光(Chemical Mechanical Polish, CMP)、光学邻近修正(Optical Proximity Correction, OPC)等工艺波动对寄生效应的影响,本文基于55nm l P4M工艺自主设计了1种在片(On Wafer)测试电路、3类模型测试结构、1类模型校准结构。其中,在片测试电路基于CIEF CBCM测试方法(Charge-injection-induced Error-free Charge-based Capacitance Measurement),由不交叠的信号驱动进行两步测量,扣除了测试电路中的寄生参量,使测试精度到达0.1fF级别,待测电容面积缩小至传统大面积电容结构的1/160。模型测试结构和校准结构包括：1、不同线宽(Width)和线间距(Space)的同层金属互连线耦合寄生电容测试结构。2、不同Width和Space的层间金属互连线覆盖寄生电容测试结构。3、不同Width和不同Space的多层金属寄生电容校准结构。4、不同Width和Space的单层四端开尔文金属互连线寄生电阻测试结构。四、针对多层互连工艺,不同于器件效应的SPICE建模,本论文建立版图寄生参数(Layout Parasitic Extraction, LPE)流程,通过完善反应局部波动性的典型(Typical)文件和反应全局波动性的角(Corner) ITF文件,对互连工艺寄生效应进行建模。在对典型ITF校准中,通过比对测试所得的电学数据,代工厂所提供的基础典型ITF的电容与电阻提取值误差十分明显,同层金属互连线耦合寄生电容误差普遍超过20%,最大误差达到60%；层间金属互连线覆盖寄生电容误差普遍在5%-15%之间；同层金属互连线寄生电阻误差普遍在20%-50%之间。为了减少典型ITF的提取误差,本文建立基于电学数据的典型ITF文件完善流程,使得最终典型ITF文件的所有待测结构提取值与电学数据误差小于5%。在对工艺角(Corner)ITF的校准中,校准全局互连线及电介质层形变波动的3G,使测试值区间位于提取值范围之间。本文工作所得到的典型ITF与角ITF提取精度及范围均符合半导体产业技术要求。本文基于国有深纳米工艺平台,自主建立并完善了深纳米CMOS工艺寄生效应波动性的模型及参数提取流程,取得突出成果如下：I、自主设计了40nm工艺的栅围寄生电容Cf待测结构与去嵌结构,创造性的提出了Cf版图布局效应,并自主建立了相应的SPICE模型和参数提取流程,能够在电路仿真中准确的评估MOSFET栅围寄生电容的版图布局效应对器件的影响。取得工作成果发表于SCI检索期刊Solid-State Electronics。2、自主创建了40nm工艺的多晶硅栅电阻的温度与偏压特性建模流程,描述了多晶硅栅电阻的非线性效应,建立的SPICE模型能够准确的评估多晶硅栅电阻在电路中的影响。取得工作成果发表于EI检索会议International Conference on Engineering Technology and Application (2015)。3、自主设计了55nm工艺的金属互连线测试结构和测试电路,创建了基于电学数据的ITF矩阵单元调整策略和参数提取流程,完善了典型ITF以及角ITF文件。本工作最终完善的ITF不仅仅提取精度达到产业界要求,同时对后道互连工艺参数调整和高端芯片后端布局布线都有重要的指导意义。取得工作成果发表于SCI检索期刊IEEE Electron Devices Letters。