针对特殊领域中密码算法动态重构的需求,粗粒度可重构处理器与专用密码电路ASIC和定制指令集处理器ASIP相比,在性能和灵活性等关键指标方面具有更好的表现,已经成为相关领域的重要实现手段。其中,寄存器文件的带宽限制、访存延时和映射方法成为影响分组密码算法可重构实现的设计瓶颈,本文重点研究了高面积效率(性能面积比)的分组密码可重构处理器中的寄存器文件。本文从分组密码的算法特征入手,统计分析了影响可重构处理器的算法流程和数据特征,为其架构优化提供理论支撑；抽象密码算法循环核心、架构资源和映射方法,建立面向分组密码应用的可重构处理器性能解析模型,优化设计局部寄存器文件和全局寄存器文件；基于混合寄存器文件的研究结果,实现面向分组密码算法的可重构处理器。具体工作和创新点如下：(1)针对全局寄存器资源限制导致的分组密码可重构处理器性能瓶颈,通过分析分组密码算法的轮函数次数、密码处理器的重构行数和重构过程的配置暂停时间等特征参数,提出架构和算法特征依赖的全局寄存器性能模型,并用于全局寄存器文件的设计参数优化。实验结果表明,在相同的算法集合和架构特征约束下,采用本文性能模型优化的全局寄存器文件,与同类研究相比算法性能平均提高17.24%。(2)针对由于存储容量大和互联复杂度高而导致全局寄存器文件的面积资源开销巨大的问题,通过分析分组密码算法在轮函数之间相互独立,轮函数写后读的数据依赖特点,基于减少寄存器互联复杂度的策略,提出分组全互联的分布式全局寄存器文件结构,减少面积资源开销。实验结果表明,相同数据访问并发度的条件下,与同类研究相比寄存器文件面积资源开销减少41.92%。(3)针对局部寄存器在适配分组密码算法中S-box内容可变、结构多样的复杂需求,通过分析目标算法集合确定S-box的表数量、尺寸和输入输出位宽等约束,提炼满足目标算法集合S-box需求的最小局部寄存器容量和最少访存并发度,提出面向多种分组密码算法的多端口统一结构的跨域寄存器文件结构,有效减少局部寄存器文件面积资源开销。实验结果表明,在获得算法最大并行度的基础上,本文提出的局部寄存器文件结构的面积开销相比同类研究减少26.14%。以上混合寄存器文件的研究成果应用于课题组研发的一款分组密码可重构处理器中,目前已经完成流片前的物理设计。选取14种主流分组密码算法作为实验测试集合,对比分析不同寄存器文件,本文提出的混合寄存器文件架构面积效率平均提高117.21%；与其他面向密码应用的可重构处理器采用的寄存器文件架构对比,本文混合寄存器文件架构的面积效率平均提高66.56%。芯片物理设计的结果表明,本文实现的分组密码可重构处理器与其他同类实现方案相比,支持更多的分组密码算法的同时面积效率提高10.62%～40.48%。