LDPC编译码及其FPGA实现

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低密度奇偶校验码(LDPC码)是Gallager在1962年提出来的一种基于稀疏校验矩阵的信道编码技术,和Turbo码一样,具有逼近香农限的优良性能。而信道编码技术又是通信系统中的关键技术之一,因而设计高速LDPC编译码器已成为信道编码领域一个重要的研究课题。本论文介绍了LDPC码的一些相关知识,进而研究了LDPC码校验矩阵的几种构造方法。同时分别介绍了LDPC编译码算法和原理,设计了对应的FPGA(现场可编程逻辑门阵列)编译码实现方法。编码器方面,根据采用的准循环双对角校验矩阵的特点,利用循环递归算法,对于选用的(1008,504)QC LDPC码实现了编码仿真输出,最大时钟频率可达220.15MHz。译码器方面,采用修正最小和译码算法(Modified Min-Sum Algorithm,MMSA),兼顾译码器系统吞吐量和硬件资源消耗量,选用了半并行译码器结构。通过仿真选择了合适的译码预设最大迭代次数和关键信息量的量化方案,同时设计了信息初始化模块,变量节点运算模块(VNU),校验节点运算模块(CNU),信息存储模块,主控制器模块等译码器的主要功能模块,实现了仿真输出,最大时钟频率可达188.64MHz,对于设计的单一译码模块理论上可以达到360Mbps的吞吐量。
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