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Reed-Solomon码(RS码)是一种性能优异,特别适合于纠正连续突发错误的信道编码方式,在诸如DVD、CD、数字电视、数字图像、数字音频、深空探测、DVB、数字通信系统、DAB等工程领域中都得到了广泛应用。JPEG2000无线传输标准(JPWL)中也规定了对图像数据帧的主头部和块头部以及其他重要信息通过RS码进行保护,所以研究RS解码的硬件实现就很有意义。由于RS解码最普遍采用的算法是BM算法,所以本文首先详细介绍了RS解码的BM算法及其各个改进版本,然后分析了BM算法的电路框图和硬件复杂度。针对RS(255,239)码型,对关键路径较短、电路结构规则的riBM算法用C++进行了软件仿真,验证了算法的正确性。本文还研究了基于伴随值矩阵的性质的步进解码算法及其各个改进版本,并设计了步进解码算法中最关键的行列式计算电路。本文利用状态转移图、算法依赖图等数字电路设计方法设计了各类有限域运算部件、RS编码器、基于riBM算法的RS解码器以及可能用于RS解码器的各个模块。所设计的RS解码器中的各个模块之间以流水线方式工作,码字可以连续输入解码器进行解码。然后,基于Spartan6器件平台和ISE软件套件,在ISE下完成了各有限域运算部件和各电路模块的Verilog HDL描述、综合、布局布线和静态时序分析,在iSim下完成了功能仿真和时序仿真,在PlanAhead下完成了位置约束。根据最后的时序报告可知,所设计的RS编码器最高时钟频率为276MHz,所设计的RS解码器最高时钟频率为201MHz。最后,基于上述研究,提出了一种满足JPWL规定码型连续解码的解码器架构,以及一种在不增加资源占用的前提下使可配置RS编解码器设计最为简单的码型方案。