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随着CMOS半导体工艺的迅速发展,数字信号处理技术得到了很大提高。相对于模拟信号,数字信号有着更高的可靠性、简便性以及灵活性等优点,因此数字信号处理已成为现代信号处理的主流方式。模数转换器(Analog-to-Digital,ADC)作为连接模拟信号和数字信号的纽带,需要先将自然界中的模拟信号转换成数字信号后,系统才能利用数字信号处理的方式处理模拟信号。因此,人们对ADC的需求越来越强烈,同时对其研究也日益受到关注。逐次逼近型(successive approximation register,SAR) ADC因其结构简单、功耗低、面积小等优点而获得广泛运用。基于传统结构的N比特SAR ADC每完成一次转换都需要进行N次比较,而每次的比较速度又受限于电容型数模转换器(Digital to Analog Converter,DAC)的建立时间和逻辑控制电路的传递延迟。因此,传统结构的这种缺陷阻碍了 SARADC向高速高精度领域的发展。全并行模数转换器(Flash ADC)由于结构和工作原理相对简单,因此其转换速度非常高。但是随着ADC位数的增加,其面积和功耗成指数型增长,因此给ADC的高精度设计带来了挑战。全并行—逐次逼近混合型模数转换器(Flash-SARADC)是一种将Flash ADC和SARADC各自的优点相结合的新型ADC结构,由于其在面积、速度、功耗以及精度方面具有较好的折中,因此得到了广泛的研究。本文首先对Flash-SAR ADC的工作原理和系统结构进行了阐述,同时详细分析了其结构中存在的非理想因素,并提出了相应的解决方案。接着,本文在对现有的开关策略进行分析和对比的基础上,提出了一种高位电容跳过与复用的开关策略,从而大幅度优化了电荷再分配型DAC的动态功耗和面积。相对于MCS开关策略,提出的开关策略使电容阵列所需的电容总数减小一半,电平切换功耗降低81.22%。然后,详细介绍了关键电路的设计,并给出了系统仿真结果。最后,本文采用SMIC0.18μmCMOS混合信号工艺设计了一款10位100MS/s Flash-SAR混合型ADC。所设计的ADC采用“3+8”的两极流水线结构,最后通过冗余位数字校准电路得到10位的量化精度。电路仿真结果表明:当采样信号的频率为100MS/s,输入信号的频率为48.14453125MHz的满幅正弦差分信号时的输出信号的无杂散波动态范围(SFDR)为75.879dB、信号噪声失真比(SNDR)为61.37dB、有效位数(ENOB)位9.902位;当采样频率为l00MS/s,输入信号频率为1.07421875MHz,工艺角为FF时,ADC的SFDR为78.669dB,SNDR为61.839dB,ENOB为9.980 bit;当工艺角为TT时,ADC的SFDR为 76.201dB,SNDR为61.15dB,ENOB为9.865bit;当工艺角为 SS 时,ADC 的 SFDR 为 76.937dB, SNDR 为 60.594dB, ENOB 为 9.773 bit。提出的Flash-SAR ADC在1.8V电源电压和Nyquist输入信号下,芯片功耗为 2.41mW,品质因数(Figure of merit, FOM)为 25.19fJ/conversion-step。