随着集成电路纳米时代的到来,制造工艺复杂度的爆炸式增长使得成品率预测和面向成品率的设计成为研究热点。成品率与制造成本直接相关,成品率预测技术使得设计者和生产者在生产之前就能够预估最终的成品率与成本,从而避免了盲目投产的项目风险。进一步地,设计者和生产者还能够在成品率预测技术的指导下,分析成品率丢失的原因,从而优化版图设计与工艺流程。论文围绕集成电路成品率预测技术和面向成品率的设计,对新的工艺流程与设计方法对成品率带来的新问题以及如何在设计时处理这些问题开展了研究与实践。论文的主要内容和创新点如下：1)开发了一款面向成品率的掩模设计软件平台。研究了如何在掩模设计阶段考虑与避免晶圆切割对成品率影响,完成了面向成品率的掩模设计软件平台的研发工作。软件平台已在国内集成电路制造厂商的生产中投入了使用。2)结合1),提出了考虑晶圆切割和随机缺陷的掩模设计方法。此方法额外考虑了芯片因为随机缺陷引发的成品率丢失,避免了随机缺陷成品率较低的芯片由于晶圆切割导致的进一步成品率丢失。与最小化掩模面积的方法和只考虑晶圆切割的方法相比,实验中此方法在满足MPW各项目芯片需求产量的前提下分别减少了15.22%和7.14%的晶圆数量。3)结合1),提出了支持芯片受约束限制的掩模设计方法。通过对芯片进行层次化分组和在目标方程中引入芯片位置的惩罚项,避免了指定芯片之间的切割冲突,减少了由晶圆切割导致的成品率丢失。4)改进了线形缺陷的关键面积提取模型。新的平坦化工艺导致了大量的线形缺陷,而线形缺陷的成品率预测依赖于其关键面积提取模型。改进模型由于考虑了版图中短线条的线端效应,可适用于一般版图图形的关键面积提取。对于包含大量短线条的示例版图,改进模型下提取的平均关键面积精确度提高了16.90%。此项改进能够为面向成品率设计提供更准确的反馈。5)提出了记忆体电路的缺陷分析和成品预测的方法。记忆体主导了芯片的成品率,为了提高其成品率而加入的冗余单元则给记忆体的成品预估带来了困难。该方法通过对线上缺陷的动态和即时分析,可在电学测量之前预估记忆体是否为成品,不但缩短了测试时间,而且由于问题的提前发现,降低了生产成本与项目风险。该方法已被国内集成电路制造厂商采纳,并在其专利中引用。