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静电放电(ESD, Electrostatic Discharge)作为生活中常见的自然现象,严重威胁着集成电路产品的可靠性。为了保证芯片的成品率,片上ESD防护电路已经成为电路设计中必不可少的重要模块。随着集成电路技术的不断发展,芯片朝着面积更小,速度更快,集成度更高的方向发展,而集成电路上简单二极管、MOS管、可控硅(SCR, silicon controlled rectifier)等传统ESD器件已经无法完成先进工艺下芯片的ESD防护任务,亟需开展先进工艺下片上ESD防护设计新方法的研究。本博士论文针对当前先进纳米集成电路、射频集成电路和高压功率集成电路遇到的ESD防护设计中的难点、热点问题,进行了较为全面深入的研究,主要工作和创新点包括：1、本论文提出了几种新型ESD防护结构,攻克了传统ESD防护器件无法满足先进纳米集成电路工艺需要低触发电压的难关。基于目前国内较为先进的65nm/55nm CMOS集成电路工艺,首先研究统计了不同版图形状的被保护MOS管栅氧瞬态击穿电压的分布状况,总结了栅氧在ESD应力下失效的一般规律,并以此为基础分析制定了65nm/55nm CMOS工艺的ESD设计窗口。其次通过对传统二极管、GGNMOS(Gate-grounded NMOS)和LVTSCR(Low-voltage-triggered silicon controlled rectifier)结构的理论分析和计算,推导出了降低传统ESD器件触发电压的设计方法,并依此提出了新型衬底电流触发和电阻调制的GGNMOS结构、改进型LVTSCR结构和边界MOS触发的SCR结构,成功将GGNMOS和SCR类器件的触发电压降低至4V以内。2、为了解决传统ESD防护器件由于寄生电容过大而无法用于65nm射频芯片ESD防护的难题,本论文通过提取ESD器件的射频寄生电容,对比分析各种传统ESD器件的射频电路防护综合指标,提出了改进型二极管串的新结构。使用该二极管串和上面所提出的改进型LVTSCR结构,成功实现了一款65nm工艺的3-10GHz超宽带低噪声放大器(UWB LNA)的ESD防护,器件仿真和流片测试结果均证明,两种方法均达到了较低寄生电容和较低钳位电压的目的,在通过2.5kV HBM ESD防护等级的同时,对原电路S参数性能的影响均小于18%。3、本论文还针对0.35um5V/30V BCD和0.5um5V/160V SOI高压工艺进行了ESD防护的设计研究,提出了高压功率芯片完整的ESD防护方案,论文通过理论分析、器件仿真和流片测试相结合的方法,对高压功率器件LDMOS的触发电压退化效应、SOI LIGBT器件在不同栅极偏置下的ESD特性及其触发电压的步进效应进行了研究。论文成功完成了国家科技重大专项(2009ZX01033-001)中等离子显示器160V高压行扫描驱动芯片的ESD防护设计,样品通过了HBM2kV、MM200V和CDM500V的ESD等级测试,达到了课题要求。