随着CMOS工艺的进步和数字信号处理能力的提升,以及近年来人工智能、5G、物联网、汽车电子等多个领域的高速发展,使得模拟信号与数字信号之间的转换模块显得尤为重要。模数转换器作为其中不可或缺的一部分,将前端采集的模拟信号转换为数字信号,然后传输给后级数字信号处理电路。其中,逐次逼近型模数转换器（SAR ADC）由于结构简单,功耗低、能效高、易于集成等特点,广泛应用于医疗电子、汽车电子、消费电子等领域。如何在保持SARADC原有优势的基础上,进一步提高其精度,是当前SARADC设计领域一直以来的研究热点。本文基于对逐次逼近型模数转换器的研究,设计了一款12位1MS/s含冗余位的SARADC。首先,本论文设计全差分结构降低电荷注入效应等非理想因素的影响,有效扩展输入动态范围,从而提高转换精度;并设计半同步时序降低比较器的冗余延时,以此提升整体电路的速度,同时为阵列开关的建立留足时间,提升整体电路转换精度。其次,重点设计含三位冗余位的非二进制分段式电容阵列,完成对量化误差的校正,进一步提升精度。该阵列结构在不过多增加单位电容的个数和面积的情况下,减小分段式电容阵列中桥接电容的影响,合理利用冗余量完成对失调的校准,保证增加的三位冗余位可以提供足够的冗余码字空间。同时,设计改进式单调阵列开关,通过对所增加的三个冗余位电容进行拆分,实现在SARADC逐次逼近过程中对同一个电容的多次选择;这种方式一方面减小开关动作过程中引入的误差,另一方面避免操作多个电容引起的电容失配误差,在减小功耗的同时,提高整体电路转换精度。此外,本文还设计栅压自举采样开关电路来提高SARADC的线性度,保证后续量化过程的精度;设计前级预放大后级锁存的动态比较器电路,实现较高的精度与比较速度;设计SAR逻辑电路,利用动态逻辑单元结构,降低数字电路部分的功耗;设计数字校准电路将15位非二进制数字码校准为12位二进制数字码,实现对冗余位的算法校正。最后,对SARADC进行版图设计,关键模块版图均设计为对称结构来保证匹配性,同时采用隔离技术来降低寄生效应和耦合效应的影响。本文基于TSMC 0.18μmrf CMOS工艺,采用Cadence平台搭建SAR ADC整体电路。电路仿真结果表明,在1.8 V电源供电下,采样速率为1M S/s时,输入信号为236.08 KHz 的正弦波,其 ENOB 为 11.31 位、SNR 为 69.86 dB、SFDR 为 80.81 dB,功耗为196.2 μW,核心电路面积为0.09118 mm2。