【摘 要】
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模数转换器（Analog-to-Digital Converter,ADC）被广泛的应用在通信系统、雷达、射电天文以及物联网系统中,是混合信号处理系统的关键模块。而随着通信系统的不断发展,上行速率和下行速率的不断提高,也要求高速模数转换器的速度不断提高。折叠插值模数转换器（Folding and Interpolating ADC）相较其他ADC有着高速度、中等精度的优势,被广泛的应用在各高速信号
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模数转换器（Analog-to-Digital Converter,ADC）被广泛的应用在通信系统、雷达、射电天文以及物联网系统中,是混合信号处理系统的关键模块。而随着通信系统的不断发展,上行速率和下行速率的不断提高,也要求高速模数转换器的速度不断提高。折叠插值模数转换器（Folding and Interpolating ADC）相较其他ADC有着高速度、中等精度的优势,被广泛的应用在各高速信号处理系统中。所以研究一款高速、高精度的ADC具有深远意义。本文介绍了折叠插值模数转换器中所使用的折叠和插值技术,并对其存在的非理想因素进行了总结。综合考虑到电路的规模、各种非理想因素以及8位精度的设计指标,设计了三位粗量化和五位细量化的系统方案。对传统的栅压自举开关进行了优化改进,在自举通路中加入CMOS开关,进一步提高自举通路的速度,并作为前端采样电路,提高了采样开关的线性度,同时可以在超高速的情况下依旧保证精度;采用了平均技术来降低前置放大器的失调误差,仿真显示其失调误差为2.5m V;采用了级联折叠技术来实现高折叠系数,将高折叠系数的折叠电路分为两级实现,在不影响电路的速度的同时,降低了电路的匹配性要求,采用了多路折叠降低了对折叠曲线的线性度要求,避免了需要量化折叠曲线的波峰和波谷,同时将整个系统转化成为一个过零点检测电路,对比较器的要求也有所降低;采用插值技术可以有效的降低系统的整体规模,最终将折叠电路规模下降至1/16,同时设计了改进的插值网络,提高了插值曲线的线性匹配,使得系统的插值误差大大降低;采用了粗细化协同编码,有效的提高了ADC的转换精度本设计采用了TSMC 40nm CMOS工艺,电源电压为1.1V,完成了折叠插值模数转换器的电路和版图设计,电路后仿真结果:输入频率为68.36MHz时,SFDR为57.86d B,SNDR为46.43d B,ENOB为7.42bit;输入频率为1240.23MHz时,SFDR为51.90d B,SNDR为44.09d B,ENOB为7.03bit。功耗为218.4m W。
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