低密度奇偶校验码(LDPC码)是迄今距离Shannon限最近的一种高效纠错码之一，由于其良好的纠错性能，已经成为信道纠错编译码领域内，继Turbo码后又一被重点研究的热点，并成为未来无线移动通信系统中最具竞争力的候选信道编码方案之一。相对于传统的LDPC码，多边类型LDPC码，即(Multi-Edge Tyoe LDPCCodes，即多边类型LDPC码)，在错误地板、纠错性能、编码实现复杂度等许多方面都有明显的优势，特别是在短码时候优势更加突出。本文主要针对多边类型LDPC码译码算法进行分析，并着重研究了其译码器的实现。　　 在前期工作的基础上，本文根据相关原理完成了对多边类型LDPC码的算法仿真，并与码长相同的LDPC码进行了对比分析，发现前者性能有明显的提升。同时，从硬件实现角度出发，本文给出了一种多边类型LDPC码多码率实现的间隔删余算法，并进行了相应的性能分析，发现在相同性能要求下间隔删余算法所占用的硬件资源更少。　　 基于对多边类型LDPC码的码型结构、译码算法及译码实现的深刻理解，通过对现有译码器架构的优缺点进行分析，本文针对多边类型LDPC码，采用流水线和半并行架构，从因子图角度入手设计了一种基于RAM的译码器的实现架构，在此架构的基础上，通过编写RTL代码、仿真及综合，在Xilinx FPGA上实现了码长为1280比特、码率能在0.5到0.8之间变换的多边类型LDPC码译码器，并且在系统时钟为时223 MHz，译码数据吞吐量能达到10Mbps。同时，该译码器是一种固定码长不同码率共用相同的存储资源。此工作对推进多边类型LDPC码的实际应用具有一定的参考价值。