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本文对基于FPGA/CPLD技术的故障诊断仪核心芯片的开发进行了研究。文章从现代数字系统设计的理念出发，采用自上而下的设计思想，运用系统分割和任务分割的策略，根据故障诊断技术的快速、高效、小型和可重构性等要求，选用了基于FPGA/CPLD技术和Altera公司的Quartus软件来构建具有采集、存储、运算和通讯等功能于一体的故障诊断仪核心芯片。其主要子模块数字滤波模块是以分布式算法理论为基础，借助DSPBuilder软件实现；运算模块是以VHDL和IP核来实现基-4FFT算法，其运行频率可达到100MHz，使得1024点数据FFT运算仅需要51.2μs。其它各模块采用硬件语言、IP核和流水线技术等方法进行设计，都得到较好实现。