在无线射频通信芯片中,△∑小数型频率合成器因为具有最小频率步长不固定为参考频率的整数倍和可进行快速频率切换等优点而得到了广泛的应用。本论文以支持2.4GHz附近的无线通信为目标,对一种基于深亚微米CMOS工艺的△∑小数型频率合成器进行了研究设计。为提高设计效率和成功率,课题采用了一种基于Cadence AMS混合信号电路设计平台的自顶向下的设计方法。在根据设计指标确定了频率合成器的系统结构后,本文为其建立了相位域小信号分析模型、相位噪声分析模型和行为级的混合信号仿真模型。这些系统级的模型既可为后续设计提供指导,又可作为具体模块电路设计的评估验证平台。为抑制分数杂散,一个7位的线性反馈移位寄存器被用来向MASH 1-1-1结构的全数字△∑调制器的第二和第三级的进位输入端口加抖。理论和实验分析显示,此方法实际向调制器中加入了一阶高通整形的抖动噪声,它在成功地消除调制器输出序列的周期性的同时仅引起了极小的误差。为降低参考杂散,频率合成器采用了动态匹配性能得到改进的源极开关型电荷泵;为实现动态环路带宽以加速锁定,它采用了一种具有非线性传输特性的新型鉴频鉴相器;为实现高速低功耗多模分频,它采用了基于相位切换技术设计的225-256多模分频器。频率合成器中的VCO采用了4组二进制权重的数控电容,从而在实现宽调频范围的同时保持了低调频增益,但这造成每次频率切换时都需要先耗费一段时间来对该数控电容阵列进行搜索配置。为加速这一过程,本文提出了一种快速开环自动频率粗调方案,它采用二进制折半查找算法,每位搜索仅需65个参考时钟周期。频率合成器的整体系统性能评估结果显示,它可在2.28-2.53GHz输出两路正交信号,其最小频率步长约为80Hz,杂散低于-75dBc,带内相位噪声低于-80dBc/Hz,带外相位噪声约为-116dBc/Hz @ 1MHz频偏,频率切换时间约为40μs,整体功耗估计为3.2mW。