高性能数模混合集成电路是新一代超宽带无线通信系统的关键技术。其中,模数转换器(ADC)更是通信物理层必不可少的核心器件。其带宽、速度、精度、成本、功耗和可靠性在某种程度上决定了无线基站和终端的性能和功能。当某种结构的单个ADC已经达到已有设计条件与工艺条件极限的情况下,要突破转换速率的制约,并行化是一个有效的、甚至是唯一的方法。时间交织(Time-Interleaved) ADC采用多个并行的通道ADC (Sub-ADC)对输入进行交替采样,在保持高精度的同时,成倍地提高ADC的整体采样率。但是,实际情况中,时间交织ADC的各通道间存在非理想因素,如失调失配、转换增益误差、采样时间误差,它们大大降低了时间交织ADC的转换精度,因此必须加以校正。本论文提出了一种基于相关性的数字后台采样时间误差校正方法。它可应用于大部分场合,放宽了对输入信号的条件限制,适用于通信系统中常见的广义平稳信号,并可应用于任意通道数时间交织ADC系统。此外,本校正方法的电路还具有结构简单、硬件代价小、功耗低的特点。基于一款14-bit,200-MSps的双通道时间交织ADC芯片原型以及Xilinx公司的Virtex4开发板对本论文提出的数字后台校正算法进行了性能测试。测试结果表明,该校正方法完全消除了采样时间误差对ADC总体性能的制约。相对校正前,无杂散动态范围(SFDR)提高约30dB,信号噪声畸变比(SNDR)提高约15dB,有效位数(ENOB)提高约2-3bit。