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分数延迟FIR数字滤波器有能通过改变延迟因子而方便地改变频率响应特性的优点,已经被广泛应用于语音编码与合成、数字通信、音频技术等领域。但是分数延迟FIR数字滤波器对其系数变化十分敏感且其系数无对称关系,所以实现相同阶数的分数延迟FIR数字滤波器与普通FIR数字滤波器,实现分数延迟FIR数字滤波器消耗的硬件资源多得多。所以硬件实现高阶分数延迟VDF FIR数字滤波器很难,FPGA的出现改变了这一现状。FPGA有丰富的内部逻辑资源和布线资源且并行执行程序,非常适合用于细粒度高和高并行度结构的FIR数字滤波器的实现。采用FPGA实现电子电路时,只需通过改变程序设计,就能改变设计的功能,而不必从头重新设计,且设计的可移植性好。所以FPGA开发电路,不仅开发时间短,开发成本也低。本文主要开展了以下工作:首先,运用加权最小二乘法设计分数延迟FIR数字滤波器。把分数延迟FIR数字滤波器系数表示为分数延时量的多项式,对由多项式系数构成的矩阵进行行拉直,使之成为行向量以方便计算;用积分计算目标误差函数,相对于利用大量离散点值求和的方法,精度更高;求解拉直行向量时,采用矩阵三角分解,并合理调整计算顺序以避免病态计算。其次,提出分布式算法和CSD码量化设计分数延迟FIR滤波器。分布式算法设计分数延迟FIR滤波器是将乘法运算转换为查找表操作并结合流水线技术节省硬件资源,提升处理速度。CSD码量化滤波器系数使其表示码中0最多,运算中结合加法树。这样设计实现滤波器的硬件规模会大大减少,运算速度也会提高。最后,在Quartus II 7.1软件中综合与仿真,并在Altera公司EP2S60F1020C4目标器件上实现,CSD码量化实现分数延迟FIR数字滤波器的硬件规模较分布式算法实现的大,fmax达到了52.5MHz,而采用分布式算法实现分数延迟FIR滤波器时,fmax达到了83.98MHz。本文对加权最小二乘法设计分数延迟FIR数字滤波器的算法进行优化,使设计的滤波器精度更高,复杂度更低,并分别基于分布式算法和CSD码量化滤波器系数法硬件实现分数延迟FIR数字滤波器。设计滤波器与硬件实现探索了一些新的途径和方法,具有一定的理论意义和工程应用价值。