随着数字信号处理技术在高分辨率图像、宽带软件无线电、医疗仪器以及测试领域的广泛应用,高速、高精度、低功耗ADC需求日益迫切。分时交替型模数转换结构(TIADC)以其高速系统采样率成为模数转换技术的研究热点。但是,工艺制造技术的局限导致TIADC各子通道之间采样时钟不精确以及模数转换器内部运放失配,严重影响TIADC的动态性能。数字校准技术成为提升TIADC分辨率的关键技术。首先,在目前已有的研究基础上建立了TIADC的误差模型并分析了偏置失配、增益失配和时钟失配对TIADC的影响。研究了失配校准算法的发展趋势,确立了数字校准技术的两个基本方向:自适应校准与非自适应校准。接着,本文设计了基于FARROW结构的时钟失配自适应校准算法。提出了基于通道间均方误差最小化的目标函数并设计高精度分数倍FARROW内插滤波器,误差搜索方式采用的是最速下降法。仿真表明,14比特200 MHz的TIADC校准后信号的ENOB提升了6.6比特,SFDR提升了55dB。同时,本文还研究了基于理想重构滤波器的多通道时钟失配校准算法。采用了基于正弦信号的通道间失配测试办法,设计了宽带高性能理想重构滤波器。仿真表明,设计的重构滤波器有效带宽可达0.45f_s,12比特400 MHz的TIADC经过校准后,信号的ENOB提升了8.1比特,SFDR上升了66.2dB。最后,本文基于FPGA实现了4通道12比特400 MHz的TIADC系统。所设计的重构滤波器阶数低,电路实现简单,性能好。同时,滤波器的多相结构实现提升了电路的吞吐量。仿真及验证表明,校准后TIADC的有效精度大于11比特。