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随着现代通讯的发展,国内整机技术有了很大的提高,但是对于一些核心芯片的设计却未能尽如人意,例如高速高精度模数转换器(ADC)。在ADC中,一个重要的模块就是Sigma-delta(ΣΔ)调制器,其决定了ADC所能达到的速度和精度。本文通过学习调研,设计了一种4阶3位量化全前馈(Cascaded Integrators with Feed-Forward and input coupling,CIFF)结构的调制器,并且加入了局部反馈和负前馈以优化系统性能。论文先进行了基本理论介绍,然后对影响系统性能的非理想因素进行分析,并利用Simulink仿真工具进行建模,随后进行了电路设计和仿真,最后使用0.35?m 5V标准CMOS工艺绘制电路版图并进行后仿。在MATLAB的Simulink中进行建模,在理想情况下,采用6.4MHz的采样频率,过采样率为128,调制器的信噪比达到140.7d B,精度为23.08bits,谐波失真为-120d B。考虑各种非理想因素,对所设计Sigma-delta调制器重新进行建模,当对反馈电容计入千分之一的失配时,系统的信噪比为120.5d B,有效位数为19.7bits,谐波失真为-110d B。调制器的电路设计采用了对寄生电容不敏感的结构,第一级运算放大器采用增益自举折叠共源共栅结构,同时加入了斩波。由于采用了多位量化,所以设计了模拟加法器进行精确求和。量化采用Flash结构,为进一步提高其量化速度,其中的比较器采用4输入结构。开关采用带有虚拟管的CMOS对管结构,以减小开关的非线性以及电荷注入效应。为减小反馈单位电容之间的失配影响,利用Modelsim工具进行了Data Weighted Averaging(DWA)算法的设计。最后在Cadence的Spectre Verilog环境下对电路进行了仿真,调制器的信噪比达到125.2d B,精确为20.51bits,谐波失真为-121d B。最后采用0.35?m 5V标准CMOS工艺绘制了模拟电路版图,同时对所编写的Verilog代码进行综合,并利用encounter工具生成数字版图。对所绘制的整体版图进行后仿,所设计Sigma-delta调制器所达到的信噪比为121.3d B,精度为19.85bits,谐波失真为-113d B,达到了设计要求。