论文部分内容阅读
SerDes属于高速的数模混合电路，常集成在PCIE和SATA等IP核中。数模混合电路的测试是一个难点，测试激励的产生，响应分析以及覆盖率是研究的重点。当IP核被集成到芯片内部之后，其本身的输入输出端口也被嵌入到芯片中，这样原本可测的端口就失去了其可控和可观察性，也就变得不可测。如何通过尽可能少的芯片引脚去访问到各IP核的内部测试电路进行可测性的集成设计，成为了测试所必须要解决的核心问题。同时高速信号的机台测试，对自动测试设备（ATE）本身以及测试板(loadboard)的设计也带来了挑战。本文基于ATE，针对PCIE和SATA IP核中的SerDes电路DFT集成设计与测试进行研究，主要工作如下：1)分析了多核微处理器中高速串口IP核PCIE和SATA的时钟结构和研究其中SerDes电路的各个功能模块，及其工作原理。2)以IEEE1500测试规范为依据，研究了IP核PCIE和SATA中SerDes电路的可测性设计，着重解析其TAP控制器，测试外壳和内外部的loopback测试电路的设计，用时序图描述了专用的JTAG指令—CRSEL的工作原理，并针对PCIE和SATA接口进行了DFT集成设计与验证、ATPG的产生与验证。3)基于93000测试机台对目标芯片的PCIE和SATA接口制定了测试方案，设计实现了loadboard板，并完成了内外部loopback测试。测试结果表明集成IP设计功能正确，同时表明Verigy93000能够胜任高性能IP核的测试工作。本工作对其他IP核的测试具有指导意义。