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以DC／DC转换器的PFM控制电路模块的设计为例,研究了基于模拟硬件描述语言Verilog-A 的行为模型进行系统设计方法。利用Cadence Spectre仿真器对电路网表和行为模型进行了功能验证和系统级仿真。比较两种仿真结果后,可以得出结论:使用Verilog-A语言对模拟部分进行行为级建模在很大程度上减少仿真的时间,并且提高仿真精度。仿真结果充分证明在模拟电路高层次设计中,使用Verilog-A 语言建立的行为模型代替实际管级电路模块的可行性和有效性。