为了减少测试应用时间并保证高测试数据压缩率,提出一种选择序列的并行折叠计数器.在分析并行折叠计算理论的基础上,通过记录表示......

基于高性能系统对系统复杂度、处理速度、功耗、功能多样化的要求，高性能的SoC 芯片成为IC 设计业发展的大势所趋。SoC 设计缩短了......

本文提出了一种新的基于初始状态的并行折叠计数结构，并给出了建议的多扫描链的BIST方案．与国际上同类方法相比，该方案需要更少的测试......

测试模式生成对集成电路内建自测试（built-in self-test,BIST）的效率具有重要影响.现有的并行折叠计数器（parallel folding counter,P......

随着SoC集成度和复杂度的不断提高，IC晶体管数量增长的速度远远超过IC管脚的增长速度，外部带宽和内部带宽之间的差距也越来越大，传统......