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跨时钟域的同步问题是现场可编程门阵列(FPGA)设计中的一个难点,本文分析跨时钟域所带来的亚稳态,提出FPGA设计中跨时钟域的同步方法,重点介绍利用异步FIFO实现跨时钟域的同步方法,并用Verilog HDL硬件描述语言设计该方案,验证该方法的正确性。
FPGA设计中跨时钟域同步方法的研究
【摘 要】
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跨时钟域的同步问题是现场可编程门阵列(FPGA)设计中的一个难点,本文分析跨时钟域所带来的亚稳态,提出FPGA设计中跨时钟域的同步方法,重点介绍利用异步FIFO实现跨时钟域的同
【机 构】
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北京邮电大学信息与通信工程学院,中国软件与技术服务有限公司
【出 处】
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铁路计算机应用
【发表日期】
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2011年05期
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