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提出一种基于AVS标准码流分割模块的硬件设计方案。简要介绍了码流分割模块的功能，根据码流特点进行硬件结构划分并重点阐述具体的硬件实现过程。采用Verilog HDL语言进行设计和仿真，实现了码流的正确解析，并与解码器其他模块结合通过了FPGA验证。仿真结果表明，整个硬件系统结构能在80MHz时钟频率下完成30f／s（帧／秒）码流的实时解码。