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本文基于有限状态机即FSM理论设计了一个能检测二进制序列“11010”的序列检测器,采用硬件描述语言verilog HDL用优化的“三段式”状态机描述对设计建模,经软件Modelsim10.4验证结果正确。本设计思路清晰,实现方法优化,电路运行可靠,是很好发挥有限状态机设计理论的一个应用。
基于FSM的序列检测器设计
【摘 要】
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本文基于有限状态机即FSM理论设计了一个能检测二进制序列“11010”的序列检测器,采用硬件描述语言verilog HDL用优化的“三段式”状态机描述对设计建模,经软件Modelsim10.4
【机 构】
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延安大学西安创新学院
【出 处】
：
电子制作
【发表日期】
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2020年21期
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