【摘 要】
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设计一种基于Artix-7 FPGA的异步高速串行通信IP核,包含协议解析和抗干扰设计、跨时钟域缓冲区设计、用户接口和物理层接口设计,实现最小硬件系统。该IP核可结合高速串口驱动
【机 构】
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空军工程大学空管领航学院航空集群技术与作战运用实验室
【基金项目】
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陕西省电子信息系统综合集成重点实验室基金资助~~
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设计一种基于Artix-7 FPGA的异步高速串行通信IP核,包含协议解析和抗干扰设计、跨时钟域缓冲区设计、用户接口和物理层接口设计,实现最小硬件系统。该IP核可结合高速串口驱动芯片简单对接至主流处理器,如DSP,ARM,PowerPC等,以扩展处理器的异步串行通信接口数量和通信速率。其中,通信速率最高可至30 Mb/s,扩展数量视FPGA内部资源而定,理论上无上限。在机载和地面设备中可广泛应用。
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