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Viterbi译码是卷积码的最佳译码算法，针对Viterbi译码器实现中资源消耗、译码速度、处理时延和结构等问题，通过对Viterbi译码算法及卷积码编码网格图特点的分析，提出一种在FPGA设计中，采用全并行结构、判决信息比特与路径信息向量同步存储以及路径度量最小量化的译码器优化实现方案。测试和试验结果表明，该方案与传统的译码算法相比，具有更高的速度、更低的时延和更简单的结构。