论文部分内容阅读
以多维累加交叉并行级联单奇偶校验码为母码，提出了一种具有线性编码复杂度的删余速率兼容编码．将母码的每个编码支路所输出的奇偶校验比特分为一组，利用高斯近似密度进化方法确定各组奇偶校验比特的删余优先级别，通过对奇偶校验比特按组删余，构建了一组速率兼容编码．仿真结果表明，该编码在不同码率的误比特率性能均优于以（3，6）规则LDPC码为母码构建的删余速率兼容编码的性能．