论文部分内容阅读
为了提高集成电路抗逆向工程的能力,通过对逻辑混淆技术的研究,提出了一种基于Reed-Muller伪装门的逻辑混淆设计方案。该方案首先在同一版图上采用不同虚拟孔配置实现基本单元异或门/与门逻辑功能,并提取逻辑混淆单元的特征信息制作标准单元库;然后利用随机插入算法将混淆标准单元电路应用于电路网表;最后采用基准电路验证所提方案的有效性。仿真结果显示,Reed-Muller逻辑伪装门比标准单元库的版图相似度提高了14.36%,而较大规模测试电路功耗额外开销仅为2.36%。仿真结果表明,所设计的伪装门可以有效地防御