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设计了一种适用于H．264／AVC标准的CAVLC硬件编码器，在电路实现中将编码流程并行处理，安排了紧凑的控制时序，同时针对算法原理设计了提取数据特征的专用电路单元，减少了后续模块运算的复杂性，从而完成了数据的高效编码。仿真结果表明，在工作频率181MHz的情况下，设计的数据吞吐率为41．97Msample／s。在SMIC 0．18μm工艺下综合结果显示，最大频率为181MHz时，电路规模为2660门。