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针对高速比较器,定性分析了影响比较器速度的因素,探讨了在设计预放大锁存比较器时,如何调整前置放大器增益大小及减小比较器延时,定量给出比较器的前置放大器的增益及延时时间。最后基于VIS 0.4μm BCD工艺,使用Hspice进行了电路仿真分析,仿真结果验证了理论分析的正确性。
高速比较器的设计机理研究
【摘 要】
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针对高速比较器,定性分析了影响比较器速度的因素,探讨了在设计预放大锁存比较器时,如何调整前置放大器增益大小及减小比较器延时,定量给出比较器的前置放大器的增益及延时时
【机 构】
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陕西理工大学物理与电信工程学院
【出 处】
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陕西理工大学学报(自然科学版)
【发表日期】
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2017年6期
【基金项目】
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陕西省教育厅科学研究计划项目(15JK1149);陕西理工学院人才启动项目(SLGQD15-12)
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