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定时系统的VHDL设计

来源 :计算机工程 | 被引量 : 0次 | 上传用户：ennnd

【摘 要】

：

用VHDL硬件描述语言设计定时系统,定时采用时钟控制,并用Mealy有限状态机表示定时器的状态,并考虑了控制器的微程序设计实现,然后用VHDL进行了描述,并给出了主要部分的模拟结

【作 者】

：

何广军 戴庆元 

【机 构】

：

上海交通大学微电子技术研究所

【出 处】

：

计算机工程

【发表日期】

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2002年12期

【关键词】

：

定时系统 VHDL 设计 有限状态机 硬件描述语言 微程序设计 FSM；VHDL；Microprogramming design 

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用VHDL硬件描述语言设计定时系统,定时采用时钟控制,并用Mealy有限状态机表示定时器的状态,并考虑了控制器的微程序设计实现,然后用VHDL进行了描述,并给出了主要部分的模拟结果.

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