【摘 要】
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根据时间敏感网络(Time Sensitive Network,TSN)对端系统的设计需求,设计了一种支持多个逻辑队列且缓冲区共享的直接存储访问(Direct Memory Access,DMA)控制器。DMA控制器内部收发方向上各支持8个逻辑队列,多个逻辑队列共享位于内存中的缓存空间,可对不同类型的数据帧提供差异化的收发调度和处理。DMA控制器采用基于指针的收发逻辑队列结构和复杂的缓冲区描述符,可以有效降低处理器负荷,提高总线吞吐率。整个设计在Xilinx ZYNQ7035的开发板上进行了仿真分析和功能
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根据时间敏感网络(Time Sensitive Network,TSN)对端系统的设计需求,设计了一种支持多个逻辑队列且缓冲区共享的直接存储访问(Direct Memory Access,DMA)控制器。DMA控制器内部收发方向上各支持8个逻辑队列,多个逻辑队列共享位于内存中的缓存空间,可对不同类型的数据帧提供差异化的收发调度和处理。DMA控制器采用基于指针的收发逻辑队列结构和复杂的缓冲区描述符,可以有效降低处理器负荷,提高总线吞吐率。整个设计在Xilinx ZYNQ7035的开发板上进行了仿真分析和功能
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