论文部分内容阅读
研究了一种新颖的井行结构低功耗高迭DDS．并基于FPGA得到验证。其中相位累加器采用了状态机结构，在同样的吞吐率下，比传统的累加器功耗缩减了22％，相位幅度转换模块的压缩采用了QLA技术和被内插技术优化的Sun-derland法相结合，压缩比达到78．2：1，总体结构采用4位并行设计，大幅提高了系统工作时钟和吞吐率。最后在FPGA下进行了系统验证，SFDR可达63dBc 3.3V下，总功枉为170mW。