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从描述方法、设计规则、逻辑函数分析了VHDL设计中容易引起电路复杂化的原因,并提出了相应的解决方法.
VHDL设计中电路简化问题的探讨
【摘 要】
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从描述方法、设计规则、逻辑函数分析了VHDL设计中容易引起电路复杂化的原因,并提出了相应的解决方法.
【机 构】
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中州大学工程技术学院
【出 处】
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河南教育学院学报(自然科学版)
【发表日期】
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2005年4期
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