【摘 要】
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基于65nm CMOS工艺设计了一个低损耗的E波段二倍频器电路。采用单平衡对管结构并选取合适的偏置电压,电路可实现最优的二倍频输出,并有效抑制基波。同时,在单平衡对管输入端
【机 构】
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杭州电子科技大学射频电路与系统教育部重点实验室
【基金项目】
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国家自然科学基金资助项目（61674047）
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基于65nm CMOS工艺设计了一个低损耗的E波段二倍频器电路。采用单平衡对管结构并选取合适的偏置电压,电路可实现最优的二倍频输出,并有效抑制基波。同时,在单平衡对管输入端引入了一种叠层变压器耦合结构来实现低损耗、高效率的匹配,在保持极佳的幅度及相位平衡性的同时简化了输入偏置方式和版图布局。基于电磁场的全电路仿真结果显示,偏置电压为1.2V、输入功率为5dBm时,电路在67~93GHz频段能够实现-3dB到-6dB的转换增益,同时基波抑制大于25.6dB,芯片总面积为0.60mm×0.38mm。
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