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本文介绍了FPGA/CPLD作为外设挂接在MCU并口总线上的工作原理, 使用VerilogHDL进行了模块化设计, 并进行了仿真验证, 还指出了使用双向端口 （inout） 和三态门 （tri） 应注意的问题, 以期为相关学者提供参考.
基于Verilog HDL的并口总线设计与仿真
【摘 要】
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本文介绍了FPGA/CPLD作为外设挂接在MCU并口总线上的工作原理, 使用VerilogHDL进行了模块化设计, 并进行了仿真验证, 还指出了使用双向端口 （inout） 和三态门 （tri） 应注意的问题
【机 构】
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青岛艾诺智能仪器有限公司
【出 处】
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河南科技
【发表日期】
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2018年2期
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