千兆以太网中的8B/10B编解码的CPLD实现技术

来源 :系统工程与电子技术 | 被引量 : 0次 | 上传用户：yzq4308

【摘要】

：

介绍了千兆以太网物理子层的 8B/ 10B编解码器的原理和CPLD的实现。研究结果表明 ,工作在较低速率的基于Latticeisplsi10 32E的CPLD编码和解码器验证了现有最新的高速可编程

【作者】

：

敬伟周正欧

【机构】

：

电子科技大学电子工程学院

【出处】

：

系统工程与电子技术

【发表日期】

：

2001年12期

【关键词】

：

千兆以太网块编码复杂可编程逻辑器件现场可编程门阵列

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介绍了千兆以太网物理子层的 8B/ 10B编解码器的原理和CPLD的实现。研究结果表明 ,工作在较低速率的基于Latticeisplsi10 32E的CPLD编码和解码器验证了现有最新的高速可编程逻辑器件 (CPLD和FPGA)可在千兆以太网中以 12 5Mbps的速率实现 8B/ 10B并行编码和解码

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