【摘 要】
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随着集成电路规模的迅速增大，巨大的测试向量带来的测试成本压力已成为芯片产品成本考虑中一个不可忽略、甚至非常关键的要素。针对目前大规模SOC芯片测试成本高的问题，提出了
【机 构】
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复旦大学专用集成电路与系统国家重点实验室
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随着集成电路规模的迅速增大，巨大的测试向量带来的测试成本压力已成为芯片产品成本考虑中一个不可忽略、甚至非常关键的要素。针对目前大规模SOC芯片测试成本高的问题，提出了一种通过测试扫描链复用来减少测试时间的方法。试验数据表明，该方法在降低测试时间的同时，保持了较高的测试覆盖率，是一种较有价值的降低SOC芯片测试成本的方法。
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