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本文提出一个ＭＰＥＧ－２视频解码中码流分解的硬件设计，包括解码控制和变长码解码。一些新的硬件设计，如：将宏块和块控制作为主要状态；采用桶形移位缓冲器并行解变长码；将变长码的长度计算和解码分别进行；将码表分割成多个小码表等等，保证ＭＰＥＧ－２ＭＰ＠ＭＬ的实时解码，并为更复杂的应用提供了扩展的余地。本文中的设计是ＭＰＥＧ－２解码ＡＳＩＣ ＶＬＳＩ设计工作的一部分。