基于相位合成的时钟50%占空比调节电路设计

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【摘要】

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本文介绍了采用纯数字相位合成法设计的高性能时钟50%占空比调节电路PB-DCC（Phase-Blending Du-ty-Cycle Corrector）.相比于传统的占空比调节方式,此电路通过采用SMD（Synchronou

【作者】

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何小威陈亮冀蓉李少青曾献君

【机构】

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国防科技大学计算机学院

【出处】

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电子学报

【发表日期】

：

2007年8期

【关键词】

：

占空比调节相位合成 SMD技术 PVT HSPICE模拟 duty-cycle correction phase-blending SMD technique

【基金项目】

：

国家自然科学基金（No.60676016）

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本文介绍了采用纯数字相位合成法设计的高性能时钟50%占空比调节电路PB-DCC（Phase-Blending Du-ty-Cycle Corrector）.相比于传统的占空比调节方式,此电路通过采用SMD（Synchronous Mirror Delay）技术具有较强的抗PVT（Process,Voltage and Temperature）变化的能力,输出时钟和原时钟完全同步和较快的调节速度等特点.经0.13μmCMOS工艺版图实现后HSPICE模拟表明,该占空比调节电路对占空比在10%-90%范围内的

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