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本文采用基于宏单元的异步集成电路设计流程，实现了可用于ASIP的4段流水32位异步加法单元，并实现了其同步版本作为对比。通过仿真分析，异步加法单元性能与同步加法单元相近，在功耗方面则具有相当大的优势。
32位异步加法单元的设计与实现
【摘 要】
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本文采用基于宏单元的异步集成电路设计流程，实现了可用于ASIP的4段流水32位异步加法单元，并实现了其同步版本作为对比。通过仿真分析，异步加法单元性能与同步加法单元相近，在功
【机 构】
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国防科技大学计算机学院
【出 处】
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计算机工程与科学
【发表日期】
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2008年1期
【基金项目】
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国家自然科学基金资助项目（90407022）
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